微波电路设计：PLL/VCO技术如何提升性能？

本文重点介绍近些年微波电路设计取得的进步，这意味着现在采用硅芯片技术中的低相位噪声 VCO 可以覆盖一个倍频程范围

多年来，微波频率生成使工程师面临严峻的挑战，不仅需要对模拟、数字、射频(RF)和微波电子有深入的了解，尤其是锁相环(PLL)和压控振荡器(VCO)集成电路组件方面，还需要具备可调滤波、宽带放大以及增益均衡等专业知识。

本文重点介绍近些年微波电路设计取得的进步，这意味着现在采用硅芯片技术中的低相位噪声 VCO 可以覆盖一个倍频程范围。在这样的 IC 上集成输出分频器可以支持几个低频倍频程范围，输出集成倍频器则支持单个 IC 生成高达 32 GHz 的频率。随着小数 N 分频 PLL 频率合成器技术的进步，现在微波频率范围 rms 抖动可低至 60fs，具备无限小的频率分辨率和极小的杂散信号。低插入损耗宽带滤波器可以和这些集成 PLL/VCO IC 配合使用，以提高整个系统的频谱性能，大大降低了微波和毫米波本地振荡器带来的相关挑战。

简介
本地振荡器(LO)是现代通信、汽车、工业和仪器仪表应用中的关键组件。无论从基带到 RF 实施上变频还是反过来的下变频，为汽车雷达、材料检测应用生成扫频，或者为上述应用电路的构建和测试而开发仪器仪表，我们生活的很多方面都存在 LO。电路和工艺技术的进步已帮助降低了此类电路的成本、复杂性和面积；与过去需要更广泛地混合使用有源和无源技术相比，现代集成电路大大降低了 LO 的设计难度。

过去，适用于 GSM 等 2G 通信应用的大部分 LO 都使用与 ADI 公司的 ADF4106 类似的整数 N 分频 PLL，以及窄带 T 封装 VCO（例如 VCO190-1846T）。在大多数情况下，这些 VCO 的高品质因素(Q)使其非常易于满足该严苛标准下的相位噪声规格。那时的手机一般只支持一种无线标准，标准本身的数据速率也有限（虽然 2G 网络出色的覆盖率帮助手机获得了广泛的市场认可）。基站 LO 一般是使用多种 IC 和 VCO 子模块组合而成的模块，如图 1 所示。

图 1. 适用于无线通信的 LO 模块。

对无线数据速率以及与不同的无线标准兼容性的需求不断提高，促进了宽带 VCO 的发展，与窄带 VCO 相比，宽带 VCO 有助于实现更宽的频率覆盖范围，支持更多的新可用频谱。支持这种数据吞吐量的微波回程网络也承受着压力，需要支持高阶调制率，可针对不同范围和标准进行配置，同时帮助网络提供商降低工程难度，提高投资回报率。为了支持这些网络开发，典型的信号分析仪使用了庞大笨重的钇铁石榴石(YIG)振荡器，以及使用类似技术的笨重滤波器。

VOC 改进
开发集成硅芯片微波 VCO 面临的最大技术挑战是可用晶圆制造工艺中的 Q 值有限。在许多情况下，绕线电感（用于 T 封装 VCO 中）的 Q 值可能从数百的典型值降至刚刚超过 10，因 Leeson 方程的限制，Q 值会严重影响相位噪声，根据此方程，相位噪声 LPM（公式 1）与 VCO Q 值成平方反比，和输出频率成平方正比关系。

基于砷化镓(GaAs)或锗硅(SiGe)制造的宽带单核 VCO 通过将 VCO 的调谐端口范围从 5V（大部分硅基 PLL 电荷泵可用的典型电压）扩展至 15V、甚至 30V 来解决范围与噪声的问题。这意味着，谐振器 Q 可以保持不变，但扩展的变容二极管可调谐性可以提供更广泛的调谐范围，但不会恶化相位噪声。这种更高调谐范围带来的挑战，可以通过使用有源低通滤波器以将电荷泵电压（典型值为 5V）转换为 15 V 或 30 V 来解决（参见图 2 中 HMC733 的调谐范围）。这些有源滤波器需要使用高压低噪声运算放大器。所以，典型的微波 LO 将由 PLL（如 ADF4106），运算放大器以及 GaAsVCO 组成，在很多情况下，还需要一个外部分频器，将 VCO 信号分频至 PLL 允许的最大输入频率（对于 ADF4106，为 6 GHz）。GaAs VCO 一般在 S 频段和更高频段下运行，因为谐振器电路一般在 2GHz 以上提供佳性能。设计电路板时更要格外小心，这需要熟知电源、模拟以及 RF 和微波领域专业知识。PLL 滤波器的设计及其性能仿真都需要具备丰富的控制理论和噪声建模经验，并且需要熟悉每个组件。完成这些任务所需的经验并不容易获得，一般只有从事硬件设计工作几十年的资深人士才具备。

图 2. HMC733 调谐范围。

目前有多种技术可以解决低 Q 值问题。在类似 ADF4360 的产品系列中，裸片（粘接到焊盘上）表面焊线的 Q 值大约为 30。厚金属电感也可以改善 Q 值，改进变容二极管 Q 也有助于大幅提高谐振器 Q 值，从而进一步改善相位噪声性能。适合制造高频率 VCO 和 N 分频器电路的 BiCMOS 工艺，以及用于开关各种电容的 CMOS 逻辑电路，这些意味着宽带 PLL 和 VCO IC 切实可行，其小巧的尺寸和更宽的频率范围则使其迅速得到无线市场的认可。

许多宽带 LO 都采用了这种方法。覆盖整个倍频范围的 VCO 很有优势，这是因为一组分频器可生成的频率范围只受z低可用 VCO 频率和z高可用分频比限制。采用硅芯片工艺的 VCO 设计取得了重 大突破，通过开关不同的电容组，可以将 VCO 范围划分为多个子频段。这支持实现更广泛的频率覆盖范围，无需通过降低振荡器谐振器 Q 值来牺牲相位噪声，同时支持使用电压较低的电荷泵，所以无需使用额外的运算放大器，其需要更高的电源电压轨。进一步改善可将 VCO 频段的数量从数十个增加到数百个，甚至在单片 IC 上开发其他单独的重叠 VCO 内核（按需进行开关），从而进一步优化相位噪声，例如 ADF4371（图 3）。从图 2 中 HMC733 的单核 VCO 与图 3 的 ADF4371 的多频段 VCO 之间，可以看出明显的不同。

图 3. ADF4371 频率与 VTUNE 的关系。

从图 2 的频率与 VTUNE 关系图中可以看出，HMC733 调谐电压与输出频率成正比，而在图 3 中，调谐电压基本上在 VTUNE 的 1.65V 目标值的几百毫瓦以内。智能频段选择逻辑或自动校准电路意味着用户无需针对频率开发频段查找表，且存在足够裕量，可以保证在电源电压范围，尤其是温度电压范围内可靠运行。

PLL 改进
实现更高的数据速率需要具有更低的向量误差调制(EVM)速率（图 4），这主要取决于窄带无线应用中 PLL 频率合成器的带内相位噪声贡献；使用 200kHz 信道栅提供 1.8GHz 输出需要很高的 N(9000)，因而 N 分频器的 20log(N)贡献会在频段内产生严重影响。高阶调制速率（例如 64QAM）需要更低的 EVM，这会推动开发、采用和部署小数 N 分频频率合成器，比如 ADF4153A 和 ADF4193,这会使信道栅与 PFD 频率无关，从而大幅降低带内噪声。将 ADF4106 和 ADF4153A 进行比较（比较图 5 和图 6），可以明显看出这一优势，在 1kHz 频偏下，带内噪声从–90dBc/Hz 降至–105dBc/Hz。我们使用 ADIsimPLL™来计算，它可以对 ADI 公司的所有 PLL 产品进行了仿真。

图 4. 相位误差 QPSK。

图 5. 带 VCO-1901846T 的整数 N 分频 ADF4106。

图 6. 带 VCO-1901846T 的小数 N 分频 ADF4153A。

小数 N 分频还具有额外的优势，由于 PFD 频率更高，支持的环路带宽更宽，因此锁定时间更短。利用多个电荷泵失调电流和∑-∆扰动功能，可将小数 N 杂散降低到可接受的水平。ADF4193 和 ADF4153A 分别支持 26MHz 和 32MHz PFD 频率，更高的 PFD 频率也允许用户进一步降低 N，由于整数边界杂散(IBS)的发生率和影响较小，因此可进一步改善 EVM 并简化频率规划。ADF4371 采用的新 PLL 拓扑支持高达 160MHz 的 PFD 频率。小数 N 分频器件频率分辨率的改善（小数调制器从 12 位分辨率增加到 39 位分辨率）也意味着 PLL 可用于生成几乎所有分辨率达到毫赫(MHz)，且精度*的频率。

图 7. ADF4371。

过去，使用小数 N 分频器件遇到的主要阻碍在于存在很高的小数杂散，这些杂散由∑-∆调制器生成，会降低频谱纯度，因此需要工程师付出更多努力，以减少或消除其影响。由于 ADF4371 具有较低的小数杂散，并且没有整数边界，所以干净频谱意味着可以花费更少时间来研究、调试，或者从一定程度上消除了这些烦人的频率生成伪影带来的影响。较低的带内整数边界杂散(–55dBc)意味着一旦经 PLL 滤波器滤波，杂散就可以得到有效衰减。例如，如果将 40kHz 滤波器用于 400 kHz 信道栅，那么滤波器提供 35dB 衰减意味着距离整数边界最近信道的杂散为–90dBc。能够使用高达 160MHz 的高 PFD 频率意味着整数边界出现的几率更低，相比使用 32MHz PFD 频率，使用 160MHz PFD 频率时，其几率低 5 倍。

由于 PFD 频率和频率分辨率的提高，PLL 品质因数(FOM)也有显著提升，例如从 ADF4153 的–216dBc/Hz 提高到 ADF4371 的–233dBc/Hz（小数模式）。将图 5 和图 7 中的 ADIsimPLL 曲线进行比较，ADF4106 在整数模式下，采用 200kHz PFD 频率设置，10kHz 环路带宽，生成 1.85GHz 输出，而 ADF4371 则采用 160MHz PFD 频率设置，150kHz 环路带宽。可以看出，在 1kHz 频偏时存在 20dB 的差异，PLL 频率合成器技术取得明显进步。

同时可以看出，存在着 1ps 和 51fs 的集成 rms 相位抖动的差异。值得注意的是，与过去由电感 Q 决定 rms 噪声性能相比，带内噪声的大幅改善（通过低 FOM 和小数 N 分频实现）允许用户将环路滤波器带宽增加至 150kHz，从而抑制此带宽内的 VCO 噪声，并降低 10kHz 至 100kHz 范围内的恶化，后者一般决定 rms 噪声。为实现这一带内相位噪声的改善目标，采用更高规格的 PLL 频率参考源至关重要，通过改进此类方法的性能和灵活性，大多数用户都能接受这种权衡考量方案。在某些情况下，新型小数 N 分频 PLL 提供的更低带内噪声可以和使用偏移或转换环路的 PLL 的结果相匹敌，后者在 VCO 至 PFD 的反馈路径中使用了混频器，可大大简化要求严苛应用的频率生成。

ADF4371VCO 的基波频率范围为 4GHz 至 8GHz，这是考虑了制造设备所使用的 SiGe 工艺的 VCO 相位噪声性能的佳点。为了生成更高频率，我们使用了倍频器。通过重新设计 VCO 来实现双倍频率范围存在一定问题，因为噪声的降低幅度高于通过扩展 VCO 的频率范围所预期的 6dB。所以，采用了倍频器，它将 VCO 范围从 8GHz 扩展到 16GHz，还采用了四倍频器，将 4GHz 至 8GHz 的 VCO 范围扩展到 16GHz 至 32GHz。在每种情况下，倍频器都会带来一些频率噪声，包括 VCO 馈通，以及 2×、3×和 5×VCO 频率。为了降低滤波要求，每个倍频器电路都包含跟踪滤波器，以调谐输出，最大限度提高了所需频率与频率噪声的功效比。双倍输出的次谐波抑制一般低至 45dB，四部输出则低至 35dB。

宽带工作
从之前所示的窄带示例中，可以看出新型 PLL/VCO 技术优势明显，但与使用 HMC733VCO 的 HMC704PLL 生成宽带频率相比，使用 ADF4371 还可以更进一步改善。用户使用分立式解决方案时面临诸多挑战，其目标是生成 20GHz 至 29GHz 的干净可变 LO。

首先，HMC733VCO 的输出功率必须在板上分配，并分频至适合 HMC704 的频率，所以必须使用外部分频器（如(HMC492)，将 10GHz 至 14.5GHz 范围分频至 HMC704 允许的 5GHz 至 7.25GHz。

然后，必须使用倍频器（如 HMC576）将 10GHz 至 15GHz 频率范围倍增至 20GHz 至 30GHz。

需要使用有源低通滤波器来生成 HMC733 所需的调谐电压。本示例使用 ADA4625-1。这也要求运算放大器的电源电压高到足以生成所需的调谐调压（在本例中，为 15 V）。

调谐灵敏度的变化必须在整个 VCO 频率范围内进行补偿。这通常通过调节电荷泵电流，以保持电荷泵增益和 VCO 增益的乘积来实现。

HMC576 倍频器之后的 VCO 馈通约为–20dBc。ADF4371 的调谐滤波器会将倍频器产生的不必要的频率抑制在 35 dBc。这大大简化了后续滤波。

图 8. 分立式 PLL/VCO 倍频器解决方案。

相比之下，ADF4371 PLL/VCO 开箱即用，只需使用一个高品质的外部参考频率源，即可生成此频率。可以复制 EV-ADF4371SD2Z 的布局，同时复制相应的电源管理解决方案。环路滤波器的设计也会明显简化，因为不需要最终用户补偿灵敏度(kV)的变化，也无需使用有源滤波器元件。用户无需花费数周时间来选择器件，也无需花费大量时间来为每个分立式组件构建仿真模型，他们可以直接使用 ADIsimPLL 来设计和仿真预期的性能，并通过 ADF4371 评估板来评估获取准确的预期结果，因为评估结果与仿真性能非常接近。更少的组件数量和更高的集成水平能够大幅改善系统的尺寸和重量，此外，也会大幅改善系统性能，计算得出的 ADF4371 集成 rms 抖动为 60fs，而分立式解决方案的抖动为 160fs。从图 9 可以看出，组件数量和电路板面积均明显节省，如果不包括必要的退耦电容和其他所需的无源器件，有源器件和功率分路器的总面积相当于 96mm2，而 ADF4371 仅 49mm2。用户也可以根据需要为 VCO 选择 3.3V 电源，以节省功率。

图 9. ADF4371 框图。

在基波 VCO 模式下，ADF4371 的频谱纯度达到z高，无用杂散（非带内）仅限于 VCO 谐波。对于许多转换器时钟应用，方波本身的特性不会造成问题，可能确实合乎需要，但对于仪器仪表应用来说，宽带杂散频率一般必须低于 50dBc。可调谐波滤波器可帮助消除这些谐波，专门设计的 ADMV8416/ADMV8432 非常适合对 ADF4371 的输出进行滤波。

ADMV8432 是一款可调谐带通滤波器，指中心工作频率范围为 16GHz 至 32Ghz，典型 3dB 带宽为 18%，典型插入损耗为 9dB，宽带抑制大于 30dB，专为配合 ADF4371 四倍频器输出使用而设计。ADMV8416 也是一款可调谐带通滤波器，工作频率范围为 7GHz 至 16GHz，典型 3dB 带宽为 16%，典型插入损耗为 8dB，宽带抑制大于 30dB，可配合 ADF4371 倍频器输出使用。

图 10. ADF4371 20 GHz 输出。

图 11. 使用 ADMV8432 滤波器的 ADF4371 20 GHz 输出。

ADMV8416/ADMV8432 均采用双重叠频段结构，带内部 RF 开关，可以实现更宽的频率覆盖范围，同时保持出色的抑制性能。频段选择通过对所需的电平转换器实施数字逻辑控制来实现。电平转 换器确保内部 RF 开关会进行相应的偏置，以获得高于+34dBm 的佳输入三阶交调截点(IIP3)。

在每个工作频段内，可调谐滤波器通过 0V 至 15V 的模拟控制电压进行控制，消耗的电流不到 1µA。这种控制电压一般通过 DAC 和运算放大器驱动电路生成。例如 AD5760DAC 后接 ADA4898 运算放大器，可以为滤波器提供相对较快的调谐速度和低噪声驱动电压。如果调谐速度不太重要，则可以将 DAC 直接驱动至滤波器的调谐端口。

考虑到这些模拟调谐滤波器的性能指标，可以在牺牲少量输出功率的情况下，去除 ADF4371 频率合成器倍频器和四倍频器输出中的无用谐波成分。虽然为了解决插入损耗问题，可能需要额 外的放大级，但滤波器一般比分立式开关组解决方案要小，尤其在需要宽带可调谐性的情况下。此外，频率合成器的杂散电平在滤波前一般为–35dBc，滤波后可以达到–55dBc。未滤波且 未使用的输出的耦合可能会影响馈通，构建模型时应该非常小心，以实现滤波器 IC 的全阻带抑制。

结论
随着相关工艺、电路和封装技术的各种创新，频率生成技术不断发展，能够为用户提供比以前的分立式解决方案的体积更小、功能和性能更出色的解决方案。宽带频率工作趋势推动了新款 IC 的开发，即覆盖多个倍频率，频率范围高达 32GHz。宽带 PLL/VCO 提供了很高的灵活性和简洁性，可以帮助最终用户大幅缩短设计时间和加快上市时间。

对频谱纯度的需求推动滤波 IC 不断创新，这些 IC 与新开发的频率合成器 IC 配合使用，可以提供现代无线应用所需的低相位噪声和高频谱纯度毫米波信号源。用户可以使用免费的仿真工具 ADIsimPLL 来评估和比较 PLL 性能，还可以使用简单易用、具有直观界面的快速行为模型帮助进行组件选型。这款工具为设计工程师节省了大量时间，使他们无需构建大量不同领域的数学模型来预测性能。

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